http://techon.nikkeibp.co.jp/article/NEWS/20070616/134354/
東芝がCellのSPUを完全自動設計，面積を30％削減しつつ4GHzの周波数を達成

東芝がマイクロプロセサ「Cell」のSPUを完全自動設計で実装した例を紹介した（講演番号5-4）。通常の設計フローに加えて，ローカル・クロック・バッファの分配，太幅配線を使用することによるCR時定数の削減を別途追加することにより，オリジナルのSPUと比較して30％の面積削減を達成している。この場合，速度はオリジナルなものから10％程度低下する。それでも，論理合成・自動配置配線により実現したチップとしては，知りうる限りでは最高周波数となる4GHz（電源電圧1.4V）を実現している。

http://www.beyond3d.com/content/news/275
Toshiba presented a 4GHz synthesisable SPU at symposium

With the 7.07mm² IC fabricated using a 65nm CMOS process, the logic area is around 20-30% smaller than its custom design alter ego produced on the same node, but it’s also 10% slower (for chips operating at the same frequency). The chip operates at 4GHz with a voltage of 1.4V.

面積小30%、同時脈效率低10%，1.4v的時候可達4GHz；當然這比原始的SPE最高可達的時脈(65nm下1.5v時SPE約可達7.2GHz、全晶片full load約6GHz)低得多….不過還是相當有趣。