而且還比QS22(5/14)還早…._A_a
http://www.fixstars.com/company/press/20080403.html
フィックスターズ、最新型Cell/B.E.を搭載したアクセラレータボードを発売
http://www.fixstars.com/products/gigaaccel180/
Cell搭載アクセラレータボード GigaAccel180
Fixstars目前是請日本IBM做OEM、然後以整體服務包裝的方式銷售。
ex：
フィックスターズ、みずほ証券のデリバティブシステムをCell/B.E.で高速化に成功
http://ameblo.jp/mikisatoshi/entry-10103289680.html
ヘテロジニアス・マルチコアプロセッサの普及
這篇寫得真不錯….CELL的重心其實在於software managed cache/scratchpad memory的記憶體model，可以針對用途做到非常精細的控制，達到最高的效率，但是要達到這麼高的效率，顯然地需要長期且深入的optimize。
其實是在批判速成programmer生產速食code的弊害啊….XD
—-
http://www.realworldtech.com/forums/index.cfm?action=detail&id=91674&threadid=91674&roomid=2
Topic: Updated CELL/BE roadmap
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/080610_Cell_Strat_JHC_Japan.pdf
– PowerXCell 32ii (2 x PPE’ + 32 x SPE’) is replaced by PowerXCell 32iv (4 x PPE’ + 32 x eSPE)
– higher frequency (~3.8GHz)
– 100% backword compatible
– Performance on PPE significantly better
– Performance per SPE equal or better (Significantly better on applications that benefit from new instructions)
– Better inter-SPE latency
– More on-chip memory (Is it mean LS will be larger than 256KB?)
– Better main memory latency and bandwidth
http://forum.beyond3d.com/showthread.php?t=48722
Updated Cell roadmap
所以PowerXCell 32iv的強化有下列幾點：
1. PPE本身性能強化(同時數量增加；但是其實考慮原始的CELL的話，其實core比例是維持，然後PPE強化)
2. SPE新增指令強化、EIB效率改善(降低SPE間溝通的latency)
3. 可能有擴充Local Storage容量(引入SOI eDRAM？)
4. 記憶體系統升級
PDF被抽掉了所以找不到原文，三月的還沒有提到PowerXCell 32iv這個名字。
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/ibm.pdf
939 ：MACオタ：2008/06/22(日) 00:27:13 ID:7EkjfsSX
6/10のセミナー資料、もう少し掘っていたら次世代CELLについて言及した別のがあったす。
http://www-06.ibm.com/jp/solutions/deepcomputing/events/pdf/080610_Cell_Strat_JHC_Japan.pdf
・従来型Cell/B.E.わ2009年に45nmプロセス化
・以前のロードマップにあった2*PPE + 32*SPEの”PowerXCell 32ii”わキャンセル。代わりに
4*PPE + 32*SPEの”PowerXCell 32iv”へ。
・PowerXCell 32ivの世代でPPEに手を入れる -> PPE’ へ
・同じくSPEわ”eSPE”に進化
・クロックも上げる、～3.8GHz
・その他PowerXCell 32iv世代の特徴わ、下記の通り
- 100% backward compatible
- PPE性能わ大幅向上
- SPEわ新命令追加以外わ現状並 (新命令セットを使用するソフトわ大幅に性能向上)
- SPE間の通信レイテンシ削減
- More on-chip memory (LS増量か？)
- メインメモリアクセスの大域幅増強とレイテンシ削減
所以看來真的要用RAMBUS TBI(XDR3)了？放上1TeraFLOPS性能對1TB/s頻寬….XD
考慮TBI的進程，也難怪在2010年才要推出。
(反倒是Larrabee和GPU都在2009年就要衝2TFLOPS了….但是記憶體頻寬如果是用GDDR5的話，512bit + 5GHz也頂多還在320GB/s左右)
所以說先前才會傳出Larrabee打算用RAMBUS的新聞，他們畢竟知道這個差距很大。
就算有POWER7的加持，PPE’相對SPE來說還是個很慢的東西，追加PPE的數量對成本來說是很大的負擔。(畢竟PPE+L2直接等於4x SPE的面積)
PowerXCell 32iv，iv代表4個PPE。而設置回到4PPE+32SPE，這點與現在的CELL比例完全相同，有點回到過去”PE”這個組成單位的意味。
也就是說CELL未來實際的強化是透過底層指令追加與結構改善來達成；相對來說，過去2PPE + 32SPE有點透過提高平行化來提高運算密度的味道….這似乎暗示的是運算模式的性能改善被半導體技術之類的製造因素趕過去了。
如果真的是採用XDR3(TBI)的話，相當於512bit可以取得1TB/s的頻寬，等於每個CELL分到了256GB/s，介面則從64bit XDR變成128bit XDR3、傳輸速度則從XDR的3.2Gbps(400MHz x 8)，提升到XDR3的16Gbs(500MHz x 32)，等於記憶體頻寬比例也大了十倍，幾乎和浮點性能達成1:1的比例，這下看起來反而更像過去的general purpose CPU…(這回還要換成DDR系來衝容量的話就更困難了….)
總之想說的是，x86 PC和HPC only的processor可以使用到的資金規模實在差太多了啊…..XD
—-
補充－高速的Software Render：
http://www.transgaming.com/products/swiftshader/
SwiftShader (DX9 class)
http://www.radgametools.com/pixomain.htm
Pixomatic Rendering Technology (DX7 class)
當然還有鼎鼎大名的Renderman。
一邊是記憶體頻寬(可能)比較大但是沒有fix function；一邊是(晶片八成比較大所以)比較有raw performance，可能有一些fix function但是記憶體頻寬可能較小。其實我還蠻有興趣，到時候PowerXCell 32iv 和Larrabee跑Software Rasterizer的時候哪邊比較快….(前者2010年、後者2009年)
又變回4個PPE了啊_A_
話說PPE已經確定採用POWER7的架構了嗎?
(小弟記得POWER7的1個core有4個thread,沒記錯的話XD)
如果確定的話,
那現在的PowerXCell 32iv其PPEs就有4×4個thread了,
比當初的4PE版Cell的thread還多…XD
第二個問題是製程是多少?
如果不小於45nm的話,
其耗電應該不亞於PS3的Cell…XD
又變回4個PPE了啊_A_
話說PPE已經確定採用POWER7的架構了嗎?
(小弟記得POWER7的1個core有4個thread,沒記錯的話XD)
如果確定的話,
那現在的PowerXCell 32iv其PPEs就有4×4個thread了,
比當初的4PE版Cell的thread還多…XD
第二個問題是製程是多少?
如果不小於45nm的話,
其耗電應該不亞於PS3的Cell…XD
我猜下一代的 PXCell 應該不會採用 Power7，原因很簡單跟他們的設想概念完全相反，PPE 的 FP 運算再強，或是 Altivec 的效能對於 Cell 這樣的產品並沒有太大的幫助，把 PPE 改成 OoO 加大記億體頻寬降低各處理器的 latency 都遠比改用 Power7 要來的有直接的幫助，Cell 是一個用 SPE 支撐運算量的產品，為了採用 Power7 而把電晶體拿去用在非主要運算單元上面反而是一種本末倒置的行為。
另外一點是 SOI 跟 eDRAM 的製程相容性很低，以做到 45nm 或 32nm 的 SOI 製程來說，薄膜厚度將要微持在 100nm 以下，否則對漏電的降低幫助很低，但 eDRAM 卻要挖深做電容，這點是很明顯的兩難，IBM 有提供解答。但是要做三段以上的蝕刻製程效率很低，真要做價格會是一大問題。
http://journal.mycom.co.jp/…/15/iedm1/index.html
另外做成 HPC 可以採用兩段計憶體，以 XDR 做直接存取，DDR 做暫存確保高速跟大容量兩點，這在現有的 cell 平台上就可看到。
我猜下一代的 PXCell 應該不會採用 Power7，原因很簡單跟他們的設想概念完全相反，PPE 的 FP 運算再強，或是 Altivec 的效能對於 Cell 這樣的產品並沒有太大的幫助，把 PPE 改成 OoO 加大記億體頻寬降低各處理器的 latency 都遠比改用 Power7 要來的有直接的幫助，Cell 是一個用 SPE 支撐運算量的產品，為了採用 Power7 而把電晶體拿去用在非主要運算單元上面反而是一種本末倒置的行為。
另外一點是 SOI 跟 eDRAM 的製程相容性很低，以做到 45nm 或 32nm 的 SOI 製程來說，薄膜厚度將要微持在 100nm 以下，否則對漏電的降低幫助很低，但 eDRAM 卻要挖深做電容，這點是很明顯的兩難，IBM 有提供解答。但是要做三段以上的蝕刻製程效率很低，真要做價格會是一大問題。
http://journal.mycom.co.jp/…/15/iedm1/index.html
另外做成 HPC 可以採用兩段計憶體，以 XDR 做直接存取，DDR 做暫存確保高速跟大容量兩點，這在現有的 cell 平台上就可看到。
>又變回4個PPE了啊_A_
>
>話說PPE已經確定採用POWER7的架構了嗎?
>(小弟記得POWER7的1個core有4個thread,沒記錯的話XD)
>如果確定的話,
>那現在的PowerXCell 32iv其PPEs就有4×4個thread了,
>比當初的4PE版Cell的thread還多…XD
絕對不是那個Power7照搬啦XD
那個POWER7可是4組FPU + 4組AltiVec，都直接被拿去當HPC processor用了….拿來CELL上顯然是不值得。
但是可能會以POWER7的某些設計哲學套用到PPE’上，類似POWER6和z6之間的關係。(都是短pipeline但是高度custom，以低FO4來衝高時脈)
>第二個問題是製程是多少?
>如果不小於45nm的話,
>其耗電應該不亞於PS3的Cell…XD
考慮2010年要上市的話，45nm or 32nm都有可能。
—–
> Cell 是一個用 SPE 支撐運算量的產品，為了採用 Power7 而把電晶體拿去用在非主要運算單元上面反而是一種本末倒置的行為。
我想不是吧，「採用POWER7」應該只是採用那個沿襲自POWER6、可以上高時脈但是stage數卻不多的pipeline結構而已，PPE其實有很多會不當stall的部分，省太多成本了，光是把那些部分改掉、然後pipeline真的最佳化下去(而不是弄個costdown的PowerPC core而已)的話，應該性能就會改善許多。
> 另外一點是 SOI 跟 eDRAM 的製程相容性很低，以做到 45nm 或 32nm 的 SOI 製程來說，薄膜厚度將要微持在 100nm 以下，否則對漏電的降低幫助很低，但 eDRAM 卻要挖深做電容，這點是很明顯的兩難，IBM 有提供解答。但是要做三段以上的蝕刻製程效率很低，真要做價格會是一大問題。
> http://journal.mycom.co.jp/…/15/iedm1/index.html
我覺得如果用上SOI的話，那就會變成IBM自己的HPC專用產品了，因為SONY和Toshiba想要的產品當然都是要以CMOS製程為前提…. 所以對SOI eDRAM我是覺得相當懷疑，單純是轉載資訊裡面有這種預想而已。
> 另外做成 HPC 可以採用兩段計憶體，以 XDR 做直接存取，DDR 做暫存確保高速跟大容量兩點，這在現有的 cell 平台上就可看到。
兩段記憶體的部分是很拼啦老實說，雖然你看那個IBM的南橋還是有DDR2 interface，但是和原來的一樣都是很小的64bit DDR2-667，畢竟只是本來SCC南橋的frame buffer而已，而且to host只有2.5GB/s雙向的頻寬，只能當SSD看待罷了。
HPC市場當然不希望再把programming model再複雜化下去….
>又變回4個PPE了啊_A_
>
>話說PPE已經確定採用POWER7的架構了嗎?
>(小弟記得POWER7的1個core有4個thread,沒記錯的話XD)
>如果確定的話,
>那現在的PowerXCell 32iv其PPEs就有4×4個thread了,
>比當初的4PE版Cell的thread還多…XD
絕對不是那個Power7照搬啦XD
那個POWER7可是4組FPU + 4組AltiVec，都直接被拿去當HPC processor用了….拿來CELL上顯然是不值得。
但是可能會以POWER7的某些設計哲學套用到PPE’上，類似POWER6和z6之間的關係。(都是短pipeline但是高度custom，以低FO4來衝高時脈)
>第二個問題是製程是多少?
>如果不小於45nm的話,
>其耗電應該不亞於PS3的Cell…XD
考慮2010年要上市的話，45nm or 32nm都有可能。
—–
> Cell 是一個用 SPE 支撐運算量的產品，為了採用 Power7 而把電晶體拿去用在非主要運算單元上面反而是一種本末倒置的行為。
我想不是吧，「採用POWER7」應該只是採用那個沿襲自POWER6、可以上高時脈但是stage數卻不多的pipeline結構而已，PPE其實有很多會不當stall的部分，省太多成本了，光是把那些部分改掉、然後pipeline真的最佳化下去(而不是弄個costdown的PowerPC core而已)的話，應該性能就會改善許多。
> 另外一點是 SOI 跟 eDRAM 的製程相容性很低，以做到 45nm 或 32nm 的 SOI 製程來說，薄膜厚度將要微持在 100nm 以下，否則對漏電的降低幫助很低，但 eDRAM 卻要挖深做電容，這點是很明顯的兩難，IBM 有提供解答。但是要做三段以上的蝕刻製程效率很低，真要做價格會是一大問題。
> http://journal.mycom.co.jp/…/15/iedm1/index.html
我覺得如果用上SOI的話，那就會變成IBM自己的HPC專用產品了，因為SONY和Toshiba想要的產品當然都是要以CMOS製程為前提…. 所以對SOI eDRAM我是覺得相當懷疑，單純是轉載資訊裡面有這種預想而已。
> 另外做成 HPC 可以採用兩段計憶體，以 XDR 做直接存取，DDR 做暫存確保高速跟大容量兩點，這在現有的 cell 平台上就可看到。
兩段記憶體的部分是很拼啦老實說，雖然你看那個IBM的南橋還是有DDR2 interface，但是和原來的一樣都是很小的64bit DDR2-667，畢竟只是本來SCC南橋的frame buffer而已，而且to host只有2.5GB/s雙向的頻寬，只能當SSD看待罷了。
HPC市場當然不希望再把programming model再複雜化下去….
補充另一種聲音：
某球覺得既然IBM做過讓POWER6和z6高度共用設計的事情，顯示IBM內部對研發成本分擔的壓力也很高，那麼以非技術考量來讓CELL採用POWER7 core的可能性其實也不能完全忽視，畢竟CELL最大的問題的確是在PPE的performance上。
至於實際上讓PPE OOOE化帶來的好處，我想其實不低；但是上面因為是非技術考量，所以才會導出共用design的說法。
補充另一種聲音：
某球覺得既然IBM做過讓POWER6和z6高度共用設計的事情，顯示IBM內部對研發成本分擔的壓力也很高，那麼以非技術考量來讓CELL採用POWER7 core的可能性其實也不能完全忽視，畢竟CELL最大的問題的確是在PPE的performance上。
至於實際上讓PPE OOOE化帶來的好處，我想其實不低；但是上面因為是非技術考量，所以才會導出共用design的說法。
>絕對不是那個Power7照搬啦XD
>那個POWER7可是4組FPU + 4組AltiVec，
>都直接被拿去當HPC processor用了….拿來CELL上顯然是不值得。
呃…這個小弟當然知道…_A_a
>但是可能會以POWER7的某些設計哲學套用到PPE’上，
>類似POWER6和z6之間的關係。
>(都是短pipeline但是高度custom，以低FO4來衝高時脈)
小弟比較好奇的是POWER7的core(把FPU與VMX各降為1組)比起OOOE化的PPE而言,
不知兩者所帶來的好處有何不同?
又或者哪一個效能較好?
>我覺得如果用上SOI的話，那就會變成IBM自己的HPC專用產品了，
>因為SONY和Toshiba想要的產品當然都是要以CMOS製程為前提…
>所以對SOI eDRAM我是覺得相當懷疑，
>單純是轉載資訊裡面有這種預想而已。
到時候可能會和現在的Cell一樣有分歧,
例如給SONY用的PowerXCell 32iv可能會將DP給弄小,
LS可能還是和現在一樣是SDRAM和容量稍大(512KB)或一樣大,
還有若採用POWER7或OOOE化的PPE可以一抵二個舊PPE且能撐起32個SPE,
可能還會砍PPE的數量,
最後SONY用的Cell可能變成低DP版的PowerXCell 32ii了XD
>絕對不是那個Power7照搬啦XD
>那個POWER7可是4組FPU + 4組AltiVec，
>都直接被拿去當HPC processor用了….拿來CELL上顯然是不值得。
呃…這個小弟當然知道…_A_a
>但是可能會以POWER7的某些設計哲學套用到PPE’上，
>類似POWER6和z6之間的關係。
>(都是短pipeline但是高度custom，以低FO4來衝高時脈)
小弟比較好奇的是POWER7的core(把FPU與VMX各降為1組)比起OOOE化的PPE而言,
不知兩者所帶來的好處有何不同?
又或者哪一個效能較好?
>我覺得如果用上SOI的話，那就會變成IBM自己的HPC專用產品了，
>因為SONY和Toshiba想要的產品當然都是要以CMOS製程為前提…
>所以對SOI eDRAM我是覺得相當懷疑，
>單純是轉載資訊裡面有這種預想而已。
到時候可能會和現在的Cell一樣有分歧,
例如給SONY用的PowerXCell 32iv可能會將DP給弄小,
LS可能還是和現在一樣是SDRAM和容量稍大(512KB)或一樣大,
還有若採用POWER7或OOOE化的PPE可以一抵二個舊PPE且能撐起32個SPE,
可能還會砍PPE的數量,
最後SONY用的Cell可能變成低DP版的PowerXCell 32ii了XD
突然想到,
怎麼沒有新FlexIO的相關消息…
突然想到,
怎麼沒有新FlexIO的相關消息…
Cell 的 PPE 含 VMX 是 40 階，這應該稱不上淺，而 SPE 只有 18 階。況且下代從上表來看也還是維持跟上一代差不多的時脈等級，況且若非在 VMX/FP 上做改進，用 Power6/Power7 base 差異應該不會太明顯，Cell 的 PPE 會有 Stall 也不是因為 Power 本身的問題，只是他精減掉太多東西了，PPE 的確有不少該改的地方但是我想這跟是否是用 Power7 base 就沒太大關係了。
話說 3.8Ghz 32xSPE+4PPE 預計也才到 1T，看來個單元的處理能力並沒有太大的改變，當然如果說都是 DP 就很驚人了，只是我想機會不大。
Cell 的 PPE 含 VMX 是 40 階，這應該稱不上淺，而 SPE 只有 18 階。況且下代從上表來看也還是維持跟上一代差不多的時脈等級，況且若非在 VMX/FP 上做改進，用 Power6/Power7 base 差異應該不會太明顯，Cell 的 PPE 會有 Stall 也不是因為 Power 本身的問題，只是他精減掉太多東西了，PPE 的確有不少該改的地方但是我想這跟是否是用 Power7 base 就沒太大關係了。
話說 3.8Ghz 32xSPE+4PPE 預計也才到 1T，看來個單元的處理能力並沒有太大的改變，當然如果說都是 DP 就很驚人了，只是我想機會不大。
如果larrabee真的动用TBI（XDR3）的话,会不会带动整个GPU行业一起转向TBI呢？
如果larrabee真的动用TBI（XDR3）的话,会不会带动整个GPU行业一起转向TBI呢？
> 呃…這個小弟當然知道…_A_a
> 小弟比較好奇的是POWER7的core(把FPU與VMX各降為1組)比起OOOE化的PPE而言,
> 不知兩者所帶來的好處有何不同? 又或者哪一個效能較好?
其實如果站在分擔設計成本、同屬HPC市場的設計的話，也許真的會是POWER7 core….
POWER6和z6似乎有超過60%的設計是共用的，如果用同樣的方法可以生出POWER7和PPE’的話，那就會比”走不同方向”(不能共用設計)要來得好。
> 到時候可能會和現在的Cell一樣有分歧,
> 例如給SONY用的PowerXCell 32iv可能會將DP給弄小,
> LS可能還是和現在一樣是SDRAM和容量稍大(512KB)或一樣大,
> 還有若採用POWER7或OOOE化的PPE可以一抵二個舊PPE且能撐起32個SPE,
> 可能還會砍PPE的數量,
> 最後SONY用的Cell可能變成低DP版的PowerXCell 32ii了XD
DP砍掉省不了多少功夫和成本的話可能就不會砍了吧….用自動設計轉移製程的話倒是很有意思。
但是LS要維持倒是真的，因為變動的話很可能latency會改變，那會讓一堆既有的PS3 code死光。
> 怎麼沒有新FlexIO的相關消息…
FlexIO的話要繼續等了，當初Redwood也是在CELL發表之前就有大略消息了。
> 呃…這個小弟當然知道…_A_a
> 小弟比較好奇的是POWER7的core(把FPU與VMX各降為1組)比起OOOE化的PPE而言,
> 不知兩者所帶來的好處有何不同? 又或者哪一個效能較好?
其實如果站在分擔設計成本、同屬HPC市場的設計的話，也許真的會是POWER7 core….
POWER6和z6似乎有超過60%的設計是共用的，如果用同樣的方法可以生出POWER7和PPE’的話，那就會比”走不同方向”(不能共用設計)要來得好。
> 到時候可能會和現在的Cell一樣有分歧,
> 例如給SONY用的PowerXCell 32iv可能會將DP給弄小,
> LS可能還是和現在一樣是SDRAM和容量稍大(512KB)或一樣大,
> 還有若採用POWER7或OOOE化的PPE可以一抵二個舊PPE且能撐起32個SPE,
> 可能還會砍PPE的數量,
> 最後SONY用的Cell可能變成低DP版的PowerXCell 32ii了XD
DP砍掉省不了多少功夫和成本的話可能就不會砍了吧….用自動設計轉移製程的話倒是很有意思。
但是LS要維持倒是真的，因為變動的話很可能latency會改變，那會讓一堆既有的PS3 code死光。
> 怎麼沒有新FlexIO的相關消息…
FlexIO的話要繼續等了，當初Redwood也是在CELL發表之前就有大略消息了。
> Cell 的 PPE 含 VMX 是 40 階，這應該稱不上淺，而 SPE 只有 18 階。況且下代從上表來看也還是維持跟上一代差不多的時脈等級，況且若非在 VMX/FP 上做改進，用 Power6/Power7 base 差異應該不會太明顯，
嘿，POWER6是用14階跑~5GHz呢。
> Cell 的 PPE 會有 Stall 也不是因為 Power 本身的問題，只是他精減掉太多東西了，PPE 的確有不少該改的地方但是我想這跟是否是用 Power7 base 就沒太大關係了。
well，因為精簡不當所以效率不彰，那麼直接下放同時期的完整POWER core也是一種方向吧？
總之base on POWER7畢竟是原文….
> Cell 的 PPE 含 VMX 是 40 階，這應該稱不上淺，而 SPE 只有 18 階。況且下代從上表來看也還是維持跟上一代差不多的時脈等級，況且若非在 VMX/FP 上做改進，用 Power6/Power7 base 差異應該不會太明顯，
嘿，POWER6是用14階跑~5GHz呢。
> Cell 的 PPE 會有 Stall 也不是因為 Power 本身的問題，只是他精減掉太多東西了，PPE 的確有不少該改的地方但是我想這跟是否是用 Power7 base 就沒太大關係了。
well，因為精簡不當所以效率不彰，那麼直接下放同時期的完整POWER core也是一種方向吧？
總之base on POWER7畢竟是原文….
> 如果larrabee真的动用TBI（XDR3）的话,会不会带动整个GPU行业一起转向TBI呢？
應該會有蠻多人很頭痛….XDR3對產品記憶體頻寬的調配不太方便，上下產品線展開會變得很困難。
> 如果larrabee真的动用TBI（XDR3）的话,会不会带动整个GPU行业一起转向TBI呢？
應該會有蠻多人很頭痛….XDR3對產品記憶體頻寬的調配不太方便，上下產品線展開會變得很困難。
XDR3對產品記憶體頻寬的調配不太方便，上下產品線展開會變得很困難
很不理解你的解释,为什么XDR3对产品记忆体频宽的调配不太方便？
个人觉得产品线展开不会很困难,可以尝试旗舰产品配TBI,中低端配GDDR5/GDDR3
XDR3對產品記憶體頻寬的調配不太方便，上下產品線展開會變得很困難
很不理解你的解释,为什么XDR3对产品记忆体频宽的调配不太方便？
个人觉得产品线展开不会很困难,可以尝试旗舰产品配TBI,中低端配GDDR5/GDDR3
> 很不理解你的解释,为什么XDR3对产品记忆体频宽的调配不太方便？
> 个人觉得产品线展开不会很困难,可以尝试旗舰产品配TBI,中低端配GDDR5/GDDR3
照你那樣就要lay不同的記憶體控制器在晶片裡啦….整合會變得很麻煩。
而我的意思是說，XDR系列的設計是點對點，這點GDDR也一樣所以不是問題；但是GDDR因為使用量比較大、所以通常有各種不同容量的顆粒，但是XDR沒有bank interleave的關係，所以要擴充容量你只能減少每個device的bit數，在容量擴充上就會很不方便。
比方說PS3就是遇到4個16bit device但是同時期只有512Mbit顆粒，所以沒辦法做256MB以上的狀況，在Cell Blade上就得改成8個8bit、最後變成16個4bit，勉強湊出1GB x2，還是不敷需求於是才會變成PowerXCell 8i的256bit DDR2。
假設2010年的時候XDR3的顆粒是2Gbit的話，那麼頻寬就是16個32bit device，總容量就是4GB。中階就是8個32bit device，總容量2GB，更低的就是4個32bit device，總容量1GB，要提高容量或是降低容量都會變得很麻煩。
> 很不理解你的解释,为什么XDR3对产品记忆体频宽的调配不太方便？
> 个人觉得产品线展开不会很困难,可以尝试旗舰产品配TBI,中低端配GDDR5/GDDR3
照你那樣就要lay不同的記憶體控制器在晶片裡啦….整合會變得很麻煩。
而我的意思是說，XDR系列的設計是點對點，這點GDDR也一樣所以不是問題；但是GDDR因為使用量比較大、所以通常有各種不同容量的顆粒，但是XDR沒有bank interleave的關係，所以要擴充容量你只能減少每個device的bit數，在容量擴充上就會很不方便。
比方說PS3就是遇到4個16bit device但是同時期只有512Mbit顆粒，所以沒辦法做256MB以上的狀況，在Cell Blade上就得改成8個8bit、最後變成16個4bit，勉強湊出1GB x2，還是不敷需求於是才會變成PowerXCell 8i的256bit DDR2。
假設2010年的時候XDR3的顆粒是2Gbit的話，那麼頻寬就是16個32bit device，總容量就是4GB。中階就是8個32bit device，總容量2GB，更低的就是4個32bit device，總容量1GB，要提高容量或是降低容量都會變得很麻煩。
intel那边说Larrabee会在片上堆叠记忆体来满足带宽需要
功耗应该是不能解决的了
intel那边说Larrabee会在片上堆叠记忆体来满足带宽需要
功耗应该是不能解决的了
第一代產品應該會很燙沒錯，但是他們45nm在線上很久了，我想很快就會投入新產品。
第一代產品應該會很燙沒錯，但是他們45nm在線上很久了，我想很快就會投入新產品。