ATI採用的「TSMC 80nm製程」這東西，先前以為是誤傳；不過至少聽起來像是蠻有可能出現的東西，應該與TSMC的110nm和130nm製程的關係一樣，是由90nm改pitch而來的。

針對這點，小月補充了兩個數字：

1. R580的358mm^2的die size，看來是80nm下的數字
換算成90nm的話，會達到約400mm^2的程度。

2. R520似乎是24管硬體關8管達到16管，所以目前有約18%的電晶體閒置。
四個版本的die分別是"32管"、"24管"、"調整良率"(調整K值)、"調整時脈"(調整K值)。

這樣子的話，前幾天的計算又會出現偏移了。首先是如果R580在16×3的狀況下達到400mm^2的程度，相對於288mm^2達到320M電晶體的R520，從比例上會得到約1.39倍的規模，也就是仍然接近450M前後。

當然，R580據稱是15層金屬層，這已經比本來的13層多了不少，所以這還會影響電晶體密度與die size才是。

所以其實數據越來越多，反而會覺得自己的計算一點都靠不住。(汗)
因為這些計算都忽視了金屬層層數的存在(當然是因為沒有完整的數據之故，比方說上面的規模用RV530的數字來算，就又會回到400M的程度)

所以，還是回到不在其位不謀其政的狀況吧。

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其次，R520"其實是24管關8管"這點，其實還真的是蠻讓人頭痛的：
說起來，目前R520的電晶體數目的確算是異常地大，不過要說裡面其實有6個Shader core、6個TMU、24個Shader ALU的話，那R580的結構就會變得相當反常。

只是，如果把RV515/RV530與R520的電晶體結構考慮進去的話，那似乎就比較有點蛛絲馬跡可循；不過即使如此，如果說這類的測試模型都還是要直接做出chip才能做，模擬完全不準確的話，那好像又有點矯枉過正了。

還是說小月說的沒錯，100nm以下的process特性變化太大，每縮小一些就又要把所有工作重做一次，這些成本不花不行？

總之自己持有的數據實在太片面了，參考價值低到不行。
真的聽聽就好了….

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發現自己完全在狀況外，其實是有點傷感的。

等當完兵回來再看的話，距離會更遙遠吧….
即使每週都有週休二日可以看，要進入狀況只怕也相當困難。

總之祇能怪自己能力不足了。